파이프라인형 ADC

남은 부분을 다음 단계로 보낸다

첫 단계가 입력을 대략 변환하면 그 코드에 해당하는 아날로그 값을 빼서 잔여 신호를 구한다. 잔여 신호를 증폭해 다음 단계가 더 세밀하게 판단하도록 한다. 마지막에는 같은 샘플에서 얻은 각 단계의 결과를 시간에 맞춰 결합한다.

한 결과의 지연과 출력 간격

각 단계가 서로 다른 샘플을 처리하므로 이전 샘플의 최종 결과를 기다리는 동안 새 샘플도 진행할 수 있다. 이는 한 샘플의 변환이 즉시 끝난다는 뜻이 아니다. 첫 결과까지의 지연이 길어도 파이프라인이 채워진 뒤에는 짧은 간격으로 결과를 낼 수 있다.

가상의 타이밍 계산

출력 간격이 10 ns이고 샘플부터 결과까지 지연이 50 ns인 가상 장치를 생각하자. 연속 처리량은 초당 1억 결과지만 각 결과에는 50 ns의 지연이 있다. 측정값을 되먹임 제어에 사용한다면 처리량뿐 아니라 이 지연도 고려해야 한다. 이 숫자는 특정 제품의 사양이 아니다.

각 단계의 비트를 단순히 더하지 않는다

오차 보정을 위해 단계 사이에 겹치는 정보를 둘 수 있다. 이 경우 내부 단계가 낸 비트 수의 합이 최종 출력 비트 수와 같지 않다. 디지털 보정에도 범위와 전제가 있으므로 모든 아날로그 이득 오차와 비선형성까지 자동으로 제거된다고 해석하지 않는다.